⑴ 有较低vol的反相器总有较短的从高到低的开关时间吗
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文档介绍：CMOS反相器. * energy-delay energy delay 0 5 10 15 0.5 1 1.5 2 2.5 Vdd (V) Energy-Delay (normalized) 例5.15 0.25?m CMOS反相器的最优电源电压 VTn=0.43V, VDsatn=0.63V, VTEn=0.74V, VTp=-0.4V, VDsatp=-1V, VTEp=-0.9V, VTE≈(VTEn+|VTEp|)/2=0.8V 因此，VDDopt=(3/2) ×0.8V=1.2V 所预测的最优电源电压为1.1.V Energy-Delay Energy Delay END * 阻抗是电路或设备对交流电流的阻力，输出阻抗是在出口处测得的阻抗。阻抗越小，驱动更大负载的能力就越高。 输入阻抗是在入口处测得的阻抗。高输入阻抗能够减小电路连接时信号的变化，因而也是最理想的。 CMOS反相器. * 5.4.3 从设计角度考虑传播延时 NMOS与PMOS的比 使PMOS管较宽，以使它的电阻与下拉的NMOS管匹配。这通常要求PMOS和NMOS的宽度比在3~3.5之间 对称VTC 由高至低与由低至高的传播延时相等 如果对称性和噪声容限不是主要的考虑因素，那么实际上有可能通过减少PMOS器件的宽度来加快反相器的速度 使PMOS较宽因充电电流的增加而改善了反相器的tpLH，但它也由于产生较大的寄生电容而使tpHL变差 ? = (W/L) p/(W/L) n r = Reqp/Reqn (代表尺寸完全相同的PMOS和NMOS晶体管的电阻比) ?opt = ?r (当导线电容可以忽略时) CMOS反相器. * 例5.6 确定以相同门为负载的CMOS反相器的尺寸 图5.18 CMOS反相器的传播延时与PMOS对NMOS管比值β的关系 ? = (W/Lp)/(W/Ln) tp(sec) ?
⑵ TTL反相器的电路结构和工作原理是什么
TTL集成逻辑门电路的输入和输出结构均采用半导体三极管，所以称晶体管—晶体管逻辑门电路，简称TTL电路。TTL电路的基本环节是反相器。当输入高电平时，
uI=3.6V，VT1处于倒置工作状态，集电结正偏，发射结反偏，uB1=0.7V??2.1V，VT2和VT4饱和，输出为低电平uO=0.3V。
⑶ 反相器的传输延时跟哪些因素有关如何计算
降低反相器传播延时的措施：
减小CL：扩散电容、互连线电容、扇出电容
增加MOS管的W/L，即减小Reqn和Reqp
提高VDD，即对RC电路的充电速度变快
反相器是可以将输入信号的相位反转180度，这种电路应用在模拟电路，比如说音频放大，时钟振荡器等。在电子线路设计中，经常要用到反相器。CMOS反相器电路由两个增强型MOS场效应管组成。典型TTL与非门电路电路由输入级、中间级、输出级组成。
随着微电子技术与工艺的不断发展和创新，以计算机为代表的各类数字电子产品应用越来越广泛，与此同时也面临着更加复杂的电磁环境。CMOS 反相器是几乎所有数字集成电路设计的核心，它具有较大的噪声容限、极高的输入电阻、极低的静态功耗以及对噪声和干扰不敏感等优点，因此广泛应用于数字集成电路中。HPM可以通过缝隙、孔洞以及外露连接线缆等“后门”途径，耦合进入电子系统内部，影响系统内器件的正常工作，